그래핀 패터닝 방법
그래핀 패터닝 방법
기본정보
| 카테고리 | 융복합소재 |
|---|---|
| 번호 | 88 |
| 기술명 | 그래핀 패터닝 방법 |
| 출원번호 | 10-2021-0156103 |
| 등록번호 | 10-2568416 |
| 출원일자 | 2021-11-12 |
| 등록일자 | 2023-08-14 |
| TRL(기술성숙도) | - |
상세 정보
| 발명의 명칭 | 그래핀 패터닝 방법 |
|---|---|
| 특허권자 | 원광대학교 산학협력단, 충남대학교산학협력단 |
| 발명자 | 정원석, 최세진, 김성훈, 고혜민, 성호, 임태욱, 호걸 |
| 기술보유기관 | 원광대학교 산학협력단 |
| 카테고리 | 융복합소재 |
| 거래 유형 | 협의 |
| 금액(만원) | 협상 |
기술 내용
요약
본 발명은 그래핀 패터닝 방법에 관한 것으로서, 절연층 형성단계, 그래핀층 형성단계, 유리 성형단계, 유리 적 층단계, 전압 인가단계를 포함한다. 절연층 형성단계는 기판 상에 절연층을 형성한다. 그래핀층 형성단계는 절연 층 상에 그래핀층을 형성한다. 그래핀층은 전기가 통하게 되는 전극 영역과, 전기가 통하지 않게 되는 비전극 영 역으로 구획된다. 유리 성형단계는 유리 웨이퍼를 비전극 영역의 형상에 맞게 성형한다. 유리 웨이퍼는 Na2O 또 는 K2O를 포함한다. 유리 적층단계는 비전극 영역에 유리 웨이퍼를 적층한다. 전압 인가단계는 기판과 유리 웨이 퍼 사이에 전압을 인가한다. 그래핀층과 유리 웨이퍼 사이에서 그래핀층의 탄소 원자와 유리 웨이퍼의 산소 원자 가 결합되어 C-O 본딩이 형성됨으로써, 유리 웨이퍼가 적층된 영역에는 상기 비전극 영역이 형성되고, 유리 웨이 퍼가 적층되지 않은 영역에는 전극 영역이 형성된다.
기술 개요
양극 접합 기술을 활용하여 에칭 공정 필요없이 양극 접합 기술을 활용한 고품질의 그래핀 패터닝 방법으로, 그래핀층에 손상 없는 고품질의 전극소재를 획득할 수 있으며, C-O 본딩량을 제어하여 비전극 영역에서 그래핀층의 저항값을 제어 할 수 있음
기술 분야
본 발명은 그래핀 패터닝 방법에 관한 것으로서, 더욱 상세하게는 그래핀 기반 [0001] 전극 소자에 응용 할 수 있는 그 래핀 패터닝 방법에 관한 것이다.
해결하고자 하는 과제
[0008] 따라서, 본 발명이 해결하고자 하는 과제는 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 양극 접합 기 술을 활용하여 에칭 공정 필요없이 양극 접합 기술을 활용하여 고품질의 그래핀 패터닝 방법을 제공함에 있다.
효과
[0015] 본 발명의 그래핀 패터닝 방법에 따르면, 에칭 공정을 통해 패터닝을 형성하지 않고, 양극 접합을 활용하여 패 터닝이 형성되는 효과를 얻을 수 있다. [0016] 또한, 본 발명의 그래핀 패터닝 방법에 따르면, 그래핀층에 손상없이 고품질의 전극소재를 얻는 효과를 얻을 수 있다. [0017] 또한, 본 발명의 그래핀 패터닝 방법에 따르면, 유리 웨이퍼에 의해 전극 영역에서의 그래핀층이 보호되는 효과 를 얻을 수 있다. [0018] 또한, 본 발명의 그래핀 패터닝 방법에 따르면, C-O 본딩량을 제어함으로써, 비전극 영영에서의 그래핀층의 저 항값 또한 제어하는 효과를 얻을 수 있다. [0019] 또한, 본 발명의 그래핀 패터닝 방법에 따르면, 유리 웨이퍼를 성형하여 그래핀층에 적층함으로써, 전극 영역을 용이하게 구획하는 효과를 얻을 수 있다.
적용 분야
차세대 디스플레이, 스마트 윈도우 등 에너지 산업
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